芯片设计：CMOS模拟集成电路版图设计与验证：基于Cadence IC 617

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内容简介

关于本丛书

前言

第1章 纳米级CMOS器件

1.1 概述

1.2 平面全耗尽绝缘衬底上硅（FD-SOI）MOSFET

1.3 FinFET

1.4 基于gm/ID的设计方法

第2章 CMOS模拟集成电路版图基础

2.1 CMOS模拟集成电路设计流程

2.2 CMOS模拟集成电路版图定义

2.3 CMOS模拟集成电路版图设计流程

2.4 版图设计通用规则

2.5 版图布局

2.6 版图布线

2.7 CMOS模拟集成电路版图匹配设计

第3章 Cadence Virtuoso 617版图设计工具

3.1 Cadence Virtuoso 617界面介绍

3.2 Virtuoso基本操作

第4章 Mentor Calibre版图验证工具

4.1 Mentor Calibre版图验证工具简介

4.2 Mentor Calibre版图验证工具调用

4.3 Mentor Calibre DRC验证

4.4 Mentor Calibre nmLVS验证

4.5 Mentor Calibre寄生参数提取（PEX）

第5章 CMOS模拟集成电路版图设计与验证流程

5.1 设计环境准备

5.2 单级跨导放大器电路的建立和前仿真

5.3 跨导放大器版图设计

5.4 跨导放大器版图验证与参数提取

5.5 跨导放大器电路后仿真

5.6 输入输出单元环设计

5.7 主体电路版图与输入输出单元环的连接

5.8 导出GDSII文件

第6章 运算放大器的版图设计

6.1 运算放大器基础

6.2 运算放大器的基本特性和分类

6.3 单级折叠共源共栅运算放大器的版图设计

6.4 两级全差分密勒补偿运算放大器的版图设计

6.5 电容—电压转换电路版图设计

第7章 带隙基准源与低压差线性稳压器的版图设计

7.1 带隙基准源的版图设计

7.2 低压差线性稳压器的版图设计

第8章 Calibre LVS常见错误解析

8.1 LVS错误对话框（RVE对话框）

8.2 误连接

8.3 短路

8.4 断路

8.5 违反工艺原理

8.6 漏标

8.7 元件参数错误

参考文献